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平面电容的局限
要在维持电容值不变的前提下缩小平面电容的尺寸，有两种途径：减小介质厚度或提高介质的介电常数。但介质厚度受漏电流和可靠性的限制，无法无限减薄。将介质从二氧化硅换成介电常数约7的氮化硅可以缓解这一问题，但氮化硅本身存在应力问题，因此业界长期采用氧化物/氮化物/氧化物的复合结构作为电容介质。
当这两种手段都接近极限时，平面电容的面积无法继续缩小。电容的投影面积成为限制DRAM继续缩小的瓶颈，迫使电容从二维平面转向三维空间。
三维电容的两种形态
深沟槽电容通过在硅衬底中刻蚀出深孔，在孔壁内制作电容电极。沟槽的深度远大于其宽度，深宽比可超过三十比一。这种结构的优势在于电容的形成在硅片内部进行，不占用芯片表面的额外面积。目前主要应用于基于绝缘体上硅衬底的嵌入式DRAM，因其与标准CMOS工艺的兼容性较好。
圆柱堆叠电容则在硅片表面向上生长，形成圆柱状的电极结构。相比深沟槽方案，堆叠电容的制造工艺与标准CMOS工艺的集成更为直接，目前主流DRAM产品大多采用这种结构。
DRAM电容从平面结构依次演进，经历了多个技术节点。从早期的平面电容到采用半球形晶粒多晶硅增加电极表面积，再到堆叠式与深沟槽式三维结构，每一次技术节点的推进都伴随着电容形态的变化。当DRAM技术推进至电容孔特征尺寸过小、已无法生长半球形晶粒硅的阶段后，金属电极取代了多晶硅，通常采用氮化钛作为电极材料。
缩放中的几何约束
如果特征尺寸按二分之根号二的比例缩小，圆柱直径也按同样比例缩小，则圆柱高度需要按根号二的比例增加。两者结合起来，圆柱的深宽比——即高度与直径的比值——会变为原来的两倍。这意味着每推进一个技术节点，电容的深宽比就翻倍一次。
正是这一几何约束，使得电容孔的高深宽比刻蚀成为DRAM制造中最关键的工艺环节。
双面电容结构
接着利用开槽掩模在氮化钛圆柱顶部的氮化硅盖层中刻出开口。通过氢氟酸湿法刻蚀去除圆柱周围的厚氧化硅，将氮化钛圆柱的外壁暴露出来。在这个步骤中，顶部的氮化硅盖层起到防止高深宽比氮化钛圆柱在湿法清洗过程中因液体表面张力而倒塌的作用。
氧化物去除之后，原子层沉积的高k介质薄膜覆盖在氮化钛圆柱的内壁和外壁，之后沉积另一层氮化钛作为上电极。这样，电容的电极面积约为二倍的π乘以直径乘以高度——圆柱的内壁和外壁都成为电容的有效电极面积，使有效电容面积翻倍，为继续缩小电容孔直径留出了空间。
从平面电容到深槽和圆柱堆叠，再到双面电容结构和高k介质，DRAM存储电容的每一次演变都是特征尺寸持续缩小的结果。电容结构的设计与制造难度在很大程度上决定了DRAM工艺的复杂度和成本。下一篇我们将从电容转向DRAM单元中的另一个核心器件——存取晶体管，介绍它从平面到凹槽栅（recessed gate，RG）再到埋入式字线（buried word line，BWL）的演进路径。
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