如何根据芯片面积快速评估QFN封装尺寸(Wire Bonding 工艺)？- SMT行业之家-优秀的源头厂家交易网

如何根据芯片面积快速评估QFN封装尺寸(Wire Bonding 工艺)？

2025年02月17日 10:27 浏览：257 来源：小萍子

是的你没看错，是根据芯片面积去评估封装尺寸！IC设计公司的封装工程师大多数工作的因果关系，都同我们封装厂的工艺岗位是反着来的；在封装厂工艺岗位我们多是需要根据既定的方案设计去选择合理的工艺以满足批量生产需求，在封装设计岗位我们需要根据批量生产工艺难度，去设计一个合理的封装方案，以平衡封装尺寸、产品性能与工艺难度之间的制约关系！

关于今天标题所提出的“如何根据芯片面积快速评估QFN封装尺寸(Wire Bonding 工艺)？”的问题，实际上在封装设计工作中并不多见。因为我们国内的大多数IC设计公司，都是做一些国产替代化芯片，因为有对标产品的存在，因此POD、I/O分布都是固定的，因此很少遇到这种需求。那么在什么时候需要去根据芯片面积评估封装尺寸呢？

这种情况通常发生在一个子系统方案设计阶段，该子系统中需要应用到某功能的芯片，而市面上并没有一款合适的芯片可供参考。此时系统工程师会将芯片功能需求告知IC设计工程师；IC设计工程师会根据此需求去预估芯片尺寸；再将芯片尺寸、I/O数量等信息告知封装设计工程师，封装设计工程师预估封装尺寸并提供引脚分布图，最终系统工程师、IC设计工程师、封装设计工程师根据系统结构布局、芯片内部模块分布以及封装引脚分布确定最终的I/O分布！

现在问题来了，一直处于系统/IC设计底层的我们，突然给了我们一个站起来的机会，我的评估结果也可以影响整个系统布局了；该怎么去评估？给机会我们到底中不中用？

这时候我们需要先看看拿到自己手里的信息：芯片尺寸以及所需I/O数量（这里的I/O数量指的是芯片封装后的引脚数量）。我们现以QFN封装为例去讨论如何合理的得到这个最终的封装尺寸！

先看看QFN封装的剖面图：

Package Size=DIE Pad Size+2*b+2*L；

其中DIE Pad Size=Die Size+2*a+2*c；因DIE Size是已知量，因此我们现在所需要确定的是a、b、c、L的大小。

其中a的大小我们前面在最短线长那篇文章有简单的介绍过，推荐烧结银使用250um(最小200um)，普通导电银胶150um(最小100um)，若要再小，则需使用特殊的DIE bond工艺(如蘸胶工艺等)，这里由于是方案设计阶段，不推荐使用特殊工艺评估。

b为Die Pad与Inner Lead之间的gap大小，在QFN封装中，这个数值的最小推荐值通常为150um，这主要同框架的加工工艺有关。

c值和L值都跟Wire Bonding的2nd Bond打线工艺相关，其主要是预留足够的空间用于打线，关于打线空间的评估方法，可参考前面文章介绍：Wire Bonding封装Design Rule——2nd Bond焊区尺寸定义；这里需要注意的是，若该产品不存在地线，则c值=0；

另外L值除了需满足wire Bonding打线空间要求外，还需考虑Package Saw的切割公差，该公差通常为±100um，否则Package saw后会出现鱼尾露出的风险；

如此我们则可获得最小封装尺寸的预估，获得该尺寸信息后，则需要继续去评估该封装I/O数量是否满足产品设计需求，I/O数量影响最大的参量则是pin脚之间的中心距，这个数值建议大家去长电、通富、华天等主流封装厂，看看该尺寸下的最小引脚间距参考值，如下图e值：

准备好这些信息后，再去同系统设计、IC设计去讨论封装PIN脚定义以及芯片上的焊盘定义及位置建议，根据IC设计工程师预计的芯片焊盘数量及分布位置评估所需预留的PIN脚数量，对封装尺寸进行最终的确认！