三星电子、英特尔和台积电正准备在其 2 纳米节点上实现背面供电，以增强其在 AI 芯片市场的竞争力。背面供电将成为改变游戏规则的因素，为芯片制造商在 2 纳米芯片市场上提供竞争优势，预计该市场明年将获得发展。

业内人士 7 月 3 日称，电气电子工程师协会 (IEEE) 近期表示，背面供电技术将成为 2nm 工艺节点的关键，因为该技术可以提高芯片的功率效率。随着英特尔今年晚些时候推出首款 2nm 芯片，三星电子和台积电的 2nm 芯片也有望在 2025 年实现量产，这场商业化竞赛预计将升温。

背面供电是一种先进的半导体技术，通过将供电网络从硅片正面移至背面来提高供电效率。该技术尚未实现商业化。目前，所有芯片的供电均从芯片正面进行，这需要电力穿过十层或更多层布线到达晶体管。

但随着电路变得越来越小、越来越密集，在同一侧同时安装电路和电源线变得越来越困难。电距缩小导致了干扰，增加了制造和设计的挑战。

背面供电通过在晶圆背面布线电源线来解决这些问题。这种方法将电源和信号互连分开，最大限度地提高电源效率，减少信号干扰并提高性能。此外，它还有助于缩小芯片尺寸，这对移动应用处理器 (AP) 尤其有利。

英特尔有望成为首家利用其 PowerVia 解决方案实现背面供电商业化的芯片制造商。PowerVia 将应用于英特尔 20A 节点，该节点将于今年晚些时候投入生产。英特尔即将于今年第四季度发布的台式机 CPU Arrow Lake 也将使用英特尔 20A。

三星电子和台积电也在竞相争取明年推出这项技术。三星已将其商业化时间表从最初计划的 2027 年提前到 2025 年。尽管一些报道表明三星电子将从 1.7nm 工艺中引入背面供电，但该芯片制造商现在预计将修改其路线图，并从明年开始大规模生产 2nm 芯片时实施该技术。据报道，今年 2 月，三星电子使用两种不同的 ARM 微处理器内核开发背面供电，分别将芯片尺寸缩小了 10% 和 19%，并将芯片性能和频率效率提高了个位数。

在传统的正面 PDN（FSPDN）中，必须将半导体元件排列在晶圆的正面，以提供从电源线到信号线再到晶体管的传输。

这种配置要求传输和信号网络之间共享空间和资源，越来越严格的路由要求电子必须穿过后端堆栈，并且可能导致在传输到半导体结构中的接地轨时造成能量损失。

BS-PDN（背面供电网络）旨在解决这些架构和供电限制。该方法完全分离了供电和信号网络，并使用晶圆背面进行配电。利用晶圆背面，三星和其他半导体制造商可以通过更短、更宽的线路来引导供电，从而减少电阻、提高供电性能并减少布线拥塞。

虽然从 FSPDN 转向 BS-PDN 听起来很有希望，但仍有几个挑战阻碍它成为追求该技术的制造商的标准方法。