从应力层面看，这一机理更为本质。现代CMOS工艺中，浅槽隔离会在有源区边缘施加压缩应力，改变硅晶格并影响载流子迁移率：对NMOS而言电流通常下降，而对PMOS则可能上升。此外，器件上方覆盖的氮化硅应变层（如接触孔蚀刻停止层CESL）的应力分布会因相邻Poly的疏密程度不同而发生改变，使得目标器件感受到的有效应力存在差异，最终体现为驱动电流的偏差。需要指出的是，最近邻的第一根Poly影响最大，第二根次之，更远的贡献可忽略。

再看电场耦合层面，这在先进工艺和FinFET时代尤为突出。当工艺节点推进到16nm、7nm甚至5nm时，Poly间距进一步缩小，相邻栅极之间的电场耦合显著增强，带来寄生电容上升、RC延迟增加，甚至对阈值稳定性产生不利影响。

保持一致的Poly间距环境是另一项核心原则。如果无法添加Dummy结构，则必须确保所有需要匹配的关键器件拥有完全相同的Poly间距环境。具体实现方式包括：在目标器件阵列两侧对称插入Dummy Poly，使左右邻居环境一致；将所有关键匹配MOS的栅极置于同一个Poly网格上，保证相邻间距在整个匹配组内完全相同；采用对称加共重心的布局，使匹配器件不仅在间距上一致，还在几何重心上互相对称，这样即使存在应力梯度、掺杂梯度或温度梯度，误差也能互相抵消。

此外，还应拉开与大而异样结构的距离。大功率管、大尺寸开关、IO附近的粗Poly等会产生较大的应力场、热场和工艺扰动，关键模拟器件需远离它们，或在中间加入保护环或空白隔离区。最后，后仿真务必采用LDE感知的提取方式，确认PSE、WPE、LOD等参数被正确抽取，使用带LDE修正的模型重新仿真，避免单一模型适用所有情况。