据介绍，并SK海力士的新产品使用 TLC（3 bits/cell）格式提供 1 太比特容量，而这个层数更是超过了美光 232 层和三星 236 层之前设定的基准，而 Kioxia 和 WD 目前也只是拥有 218 层级别的技术。

换而言之，SK海力士是全球第一家跨进300层的NAND Flash供应商。

虽然SK海力士并没有在会上透露更多其新产品的技术，但SK海力士方面表示：“凭借解决堆叠限制的又一次突破，公司将开启300层以上的NAND时代，并引领市场。”

综合该公司近来的发布以及其他友商的进展，NAND闪存离三星之前说的1000层目标又近了一步。

在闪存峰会现场，SK海力士表示，公司的321层闪存将于2025年上半年进入量产。但关于该技术的细节他们并没有透露太多。然而据猜测，SK海力士的321 层芯片有可能由两个独立的 260 层芯片（串堆叠：string stacking）组成，又或者是单个堆叠器件。鉴于 SK hynix 238 层芯片是两个 119 层组件的组合，串堆叠技术似乎是相对合理的，但无论具体是哪一个，这带来的制造挑战是显而易见的。

事实上，在今年年初举办的ISSCC 2023上，SK海力士就发表了一篇论文，谈到了公司300+层芯片的技术特点。

SK海力士团队在论文中写道，NAND 闪存领域最重要的主题是持续的性能改进和每比特成本的降低。而为了降低每比特成本，则需要增加堆叠层数，同时减小堆叠层之间的间距。因此，有必要管理因堆叠间距减小而产生的不断增加的 WL（字线）电阻。

为了实现这个目标，SK海力士在文章中提出了五种解决方案：

据SK海力士方面所说，采用TPGM 方案，能通过缩小cell阈值电压 (VTH) 分布来减少 tPROG。SK海力士当前的DPGM（double-verify program）方案将cell分为三组，而TPGM将单元分为四组，因此能够更好地管理其编程（写入）性能。按照论文所说，这将让程序时间（program time）减少了大约 10%；而AUSP 技术又将程序时间又缩短了 2%；PDS的方案则有助于减少影响字线稳定时间的电容负载；至于APR方案，更是可以将字线的响应时间缩短至新的电压电平，并将读取时间缩短 2%。

至于NAND Flash龙头三星，据韩媒The Elec在今年年初的报道，三星将加速3D NAND堆叠进程，计划在 2024 年量产的第九代的 V-NAND ——280 层 的3D NAND，到了2025-2026年，接着量产第十代的V-NAND，届时其堆叠层数跃升至430层水平。报道进一步指出，三星方面甚至计划跳过 300 层，直接转向 430 层。

在三星的报道中，并没有对300+层所用到的技术进行爆料。

但按照三星自己之前在一篇V-NAND技术回顾的文章中介绍，公司的V-NAND 解决方案自2013年发布以来，就凭借其革命性的垂直 3D 结构和突破性的性能，成为行业的标杆。

“3D NAND Flash就像高层公寓一样，简单地将更多层堆叠起来并不能解决一切问题。因为公寓不但要很高，还应该要坚固，并且随着建筑物高度的增加，还应该可以通过安全高效的电梯轻松到达。此外，还必须考虑楼层之间的噪音水平，并且由于高度限制，因为建筑物的高度远非无限。”

而作为业内唯一一家拥有单堆叠蚀刻技术的公司，三星能够一次堆叠 100 多个层并通过超过 10 亿个孔互连。凭借超小单元尺寸和公司专有的单堆栈蚀刻技术，三星在提供由数百个单元层制成的 V-NAND 解决方案方面处于无与伦比的地位。

另一对闪存巨头铠侠和西部数据也在2023年的VLSI大会上透露了300 多层 3D NAND 的详细信息。

正如读者所了解，提高3D NAND芯片性能的方法之一是增加平面（Plane）数量并增强其内部并行度（internal parallelism。Kioxia在其发布的论文中也披露一个八平面 的1Tb 3D TLC NAND 器件，具有超过 210 个有源层和 3.2 GT/s 接口。该芯片与 Kioxia/Western Digital 的 218 层 1Tb 3D TLC NAND 器件非常相似。

论文显示，Kioxia 的 1Tb 3D TLC NAND 器件通过将 X 方向的数据查询区域（data query area）减少至 41%，实现了 3.2 GT/s 的接口速度，从而实现了内存和主机之间更快的数据传输。然而，这种新设计可能会导致布线拥塞，而Kioxia 通过引入混合行地址解码器 (X-DEC) 缓解了这种情况，有助于有效管理增加的布线密度，最大限度地减少拥塞可能导致的读取延迟的降低。

此外，Kioxia 还实施了一种单脉冲双选通技术，允许在单个脉冲内感测两个存储单元，从而将总体感测时间缩短 18%，并将程序吞吐量提高至 205 MB/s。该器件采用新颖的八平面架构、一脉冲二选通方法和 3.2 GT/s I/O，可实现 40 μs 的读取延迟和 205 MB/s 的编程吞吐量。

除了研究八平面 3D NAND IC 器件结构外，Kioxia 和西部数据还合作开发具有 300 多个有源字层的 3D NAND 器件，这将增加垂直沟道长度并提高沟道的晶体质量。

为了实现这一目标，这些公司计划采用MILC (Metal Induced Lateral Crystallization) 技术，通过利用 MILC，开发人员能够在垂直内存孔内创建单晶 14 微米长的“类似通心粉”的硅 (Si) 沟道。

美国厂商美光最近几年在NAND Flash似乎也正在愈战愈勇，据公司在去年的投资者日上介绍，美光在300+层NAND Flash也有了不少的布局。

和其他大多数NAND从业者在闪存设计上都采用了Charge Trap技术不一样，美光科技在其第四代 3D NAND 之前一直使用Floating Gate，但自2019 年以来，公司就采用了Charge Trap和 128 层技术。

美光表示，公司的重点是 QLC（4 bits/cell）NAND，但没有提及通过PLC（五级单元）将单元位数增加到 5 个，西部数据正在研究 PLC，Soldigm 正在开发 PLC。由此可见，虽然美光公司的角色较为谨慎，并不是因为他认为 PLC NAND 不可行而拒绝它。

在300层、400层，甚至500层已经成为了定局以后，厂商给NAND Flash定了一个更激进的目标。

据媒体报道，三星在技术大会上的最大披露之一，就是公司正在按照2030年开发1000层V-NAND的目标逐步推进。

虽然有人认为这个目标有点激进，但Imec 存储内存项目总监 Maarten Rosmeulen 在接受媒体采访时表示：“相对 NAND 闪存的历史趋势线而言，这一速度已经放缓。”“如果你看看其他公司，比如美光或西部数据，他们在公开声明中提出的内容，你会发现他们的速度甚至比这还要慢。不同制造商之间也存在一些差异——看起来他们正在延长路线图，让它放慢速度。我们相信这是因为维持这个其运转需要非常高的投资。”Maarten Rosmeulen 接着说。

Rosmeulen进一步指出，按照这样的速度堆叠下去，从业者几乎没有空间进行 XY 收缩并缩小存储空洞。这很难做到。也许他们会在这里或那里挤压百分之几，将孔放得更近，孔之间的缝隙更少等等。但这并不是最大的收益所在。因为如果你能继续堆叠更多的层，密度就能以目前的速度显著提高。

但这将带来蚀刻方面的问题，因为为了堆叠得更高，你必须蚀刻具有非常高深宽比的非常深的孔。按照Lam Research在其文章中介绍，如上图所示，3D NAND 架构需要支持 HAR 和复杂结构的高级功能）。涉及的关键工艺包括多层堆叠沉积、HAR 沟道蚀刻、字线金属化、阶梯蚀刻、HAR 狭缝蚀刻和阶梯接触形成等。而为了降低NAND Flash的成品，在此过程中，除了要保持其良率，还要保证其速度。因为如果NAND Flash的工艺流程还是遵循以前的方案以沉积和蚀刻为主，且这些工艺步骤没有提高成本效率，那么添加更多层就不再能够有效地降低成本。值得一提的是，存储芯片层数的增加，还可能会导致其与这些存储器接口的控制器的设计验证问题变得极其复杂。

Lam Research在相关文章中则表示，对于3D NAND Flash而言，关键是两个步骤——沉积和刻蚀。在沉积方面，随着层数的增加，首先要解决的关键问题就是沉积氮化物层的均匀性，以实现三级单元和四级单元所需的窄阈值电压分布；同时，在向堆栈中添加更多层时，应力和缺陷控制变得更具挑战性；对于字符串堆叠，则需要解决随着而来的晶圆形状要求，以处理高晶圆弯曲和增加的deck-to-deck重叠要求。

继沉积之后，就碰到了3D NAND Flash最困难的部分——高深宽比(HAR) 蚀刻。为此，蚀刻工具必须从器件堆叠的顶部到底部基板钻出微小的圆形孔或通道。这些沟道使cell能够在垂直堆叠中相互连接。为了实现更高层数的堆叠壮举，必须首先将一种称为硬掩模的薄碳基材料沉积在堆栈上，这样可在蚀刻过程中稳定堆叠。随着层数的增加，您需要更厚的硬掩模来减少应力，这可能会减慢蚀刻速率。然后，您可能需要更强的硬掩模（例如纯金刚石材料），但这尚不可行。因此，供应商必须找到方法来增强当今的碳基硬掩模。

其实，在制造过程中还会有很多问题，于是厂商正在为了实现1000层的目标，正在倾囊而出。

例如蚀刻工具制造商 Tokyo Electron 在2023年的VLSI大会上就发布了一篇文章，详细介绍一种为 400 层 3D NAND 快速钻出 10 微米 (10 μm) 以上垂直通道的方法，且无需过多的能源消耗或使用有毒物质。

据 Tokyo Electron 称，其高深宽比 (HAR) 电介质蚀刻技术采用低温晶圆台和新的气体化学物质，可在短短 33 分钟内创建出具有“出色”蚀刻轮廓的 10 微米高通道，蚀刻率高达 84%减少碳足迹。

其实对于闪存来说，一直加层数的目的，就是为了扩展每晶圆的NAND 容量和降低成本。semianalysis的分析师在其文章中表示，NAND 扩展有4条途径，分别是：

但是，正如上面所说，这些方案中，只有垂直缩放才是最行之有效的，这也是厂商一直专注于提高层数的原因。但是，现在imec正在提出一种新架构，以继续降低nand的成本。

imec在文章中说道，为了克服垂直堆叠的挑战，业界正在引入一些补充工艺“技巧”，以最终获得1,000 层。其中包括将层数分成两层（或更多层）、进一步增加每个单元的位数、提高阵列效率以及减小 GAA 单元 xy 间距。

此外，还有一种趋势是优化不同晶圆上的外围电路，并使用晶圆间键合技术将其连接到存储器阵列。然而，这些创新不足以控制不断增长的加工成本，因此，还需要额外追求z 节距缩放。Z 节距缩放涉及减小层堆叠中涉及的所有材料的高度，包括字线金属和氧化物。

在imec的介绍中，在将GAA引入到3D NAND之后，能够让存储单元充分发挥潜力。因为栅极堆叠完全环绕沟道，这种圆柱形几何形状在隧道氧化物中产生增强的场效应，这就使得更大的载流子注入到捕获层中，从而增强了编程/擦除窗口。

但到 2030 年，当 GAA NAND 闪存规模达到饱和后，imec 预计将引入一种新的架构来连接电荷陷阱单元：沟槽单元架构。通过这种架构，3D NAND 摆脱了圆形 GAA 存储单元几何形状。相反，这些单元是在沟槽的侧壁上实现的——类似于侧面倾斜的平面配置——两个晶体管位于沟槽的相对壁上。

“这种下一代 NAND 闪存单元架构不仅将提供所需的位存储密度飞跃，而且还将提供所需的存储密度。人们还认为这可以降低成本。然而，就像在 2D 平面配置中一样，栅极不再完全包裹在通道周围。因此，存储器制造商担心编程/擦除窗口不足。”imec方面强调。